DDR 演进 —— 从 SDR 到 DDR5
上一篇讲了 DRAM 的物理基础，本篇按时间线梳理 DDR 标准的演进，重点看 DDR4 → DDR5 这一代——服务器内存当前的主战场。
从 SDR 到 DDR：一边沿到双边沿
最早的同步内存（SDRAM，简称 SDR）和系统时钟同步——每个时钟周期传 1 次数据：
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**DDR（Double Data Rate）**让上升沿和下降沿都传——同样的时钟，带宽翻倍：
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这就是 SDR → DDR 的本质。后续 DDR2/3/4/5 都是 DDR 的优化和提速版本，双边沿是不变的核心。
DDR 五代速览
| 代次 | 量产年份 | 数据率 (MT/s) | 工作电压 | 单条容量上限 | 预取 (n) | Bank 数 |
|---|---|---|---|---|---|---|
| DDR1 | 2000 | 200-400 | 2.5V | 1 GB | 2n | 4 |
| DDR2 | 2003 | 400-1066 | 1.8V | 4 GB | 4n | 4-8 |
| DDR3 | 2007 | 800-2133 | 1.5V | 16 GB | 8n | 8 |
| DDR4 | 2014 | 1600-3200（极限 4266） | 1.2V | 64 GB（3DS 256 GB） | 8n | 16（4 BG × 4） |
| DDR5 | 2021 | 4800-6400（极限 8800+） | 1.1V | 128 GB（3DS 512 GB） | 16n | 32（8 BG × 4） |
注：DDR1 时期叫”DDR SDRAM”，没数字后缀；后来加上 DDR2 才追改叫 DDR1。
几个核心趋势
graph LR A[频率上去了] --> AA[带宽翻番] B[电压降下来] --> BB[功耗持平] C[预取加深] --> CC[内核频率不变也能涨频率] D[Bank 多了] --> DD[Bank 级并行]
预取是关键——DRAM 单元本身的速度二十年没怎么变。能往上推频率，主要是把”一次取多个 word 同时输出”的预取（prefetch）加深：DDR1 的 2n、DDR2 的 4n、DDR3/4 的 8n、DDR5 的 16n。
DDR4：服务器主流十年（2014-2024）
DDR4 发布后服务器市场用了整整十年。它的几个关键改进：
1. Bank Group（BG）
DDR4 把 16 个 Bank 分成 4 个 Bank Group × 4 Bank。同 BG 内访问有时序约束（tCCD_L），不同 BG 间访问更宽松（tCCD_S）——这让交错访问更高效。
2. 3DS（3D Stacking）
把多颗 DRAM die 堆叠在一颗封装里，用 TSV 互联。一颗封装的容量翻倍，单条 256 GB LRDIMM 就靠 3DS 实现。
3. ECC 强化
服务器 ECC RDIMM 在 DDR4 上是标配——后面专门讲。
4. 各厂家颗粒迭代
DDR4 有几代颗粒：
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三星、SK海力士、美光每隔 1-2 年推一代新颗粒，频率上限和功耗逐代优化。B-die 在玩家圈是”超频神器”，但服务器用通常不区分这些。
DDR5：2021 起的新世代
Intel 从 Sapphire Rapids（2023）开始全面切 DDR5，AMD 从 Zen 4 Genoa（2022）开始切。当前所有主流服务器 CPU 都已是 DDR5。
DDR5 的关键变化
1. 通道拆分：1×64 → 2×32
DDR4 时一根 DIMM 是1 个 64 bit 通道。DDR5 把它拆成2 个独立 32 bit 子通道：
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效果：一根条子上同时跑两个独立访问 → Bank 级并行翻倍。这是 DDR5 提升真实有效带宽的关键，不只是”频率涨了”。
2. PMIC（电源管理集成芯片）下沉到 DIMM
DDR4 时电源管理在主板上，DDR5 直接放到 DIMM 上。每条都有自己的 PMIC，电压稳定性更好——这是 DDR5 能上 1.1V 还稳的物理基础。
3. on-die ECC
DDR5 颗粒自带 ECC——颗粒内部的位翻转可以纠错（128 bit 数据 + 8 bit ECC，SEC）。这是为应对工艺缩到 1z/1α nm 之后位翻转率上升的内部纠错，和”系统级 ECC”是两回事：
| ECC 类型 | 工作位置 | 作用范围 |
|---|---|---|
| on-die ECC | DRAM 颗粒内部 | 颗粒内位翻转 |
| side-band ECC | DIMM + 内存控制器 | 通道传输位翻转、芯片故障 |
| inline ECC | 仅内存控制器（ECC 占用部分容量） | 低成本场景 |
服务器 RDIMM 通常 on-die + side-band 都有，两层防护。
4. SPD/RCD/PMIC 变 5 颗
服务器级 RDIMM/MRDIMM 上 IC 多了：
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5. Bank 数翻倍
8 BG × 4 Bank = 32 Bank——给乱序访问更多并行机会。
DDR5 数据率路线图
| 代次 | 标称数据率 | 量产时间 |
|---|---|---|
| DDR5-4800 | 4800 MT/s | 2021 |
| DDR5-5600 | 5600 MT/s | 2022-2023 |
| DDR5-6400 | 6400 MT/s | 2024 |
| DDR5-8000+ | 8000 MT/s+ | 2025（HEDT 已上，服务器在跟进） |
待补充：服务器 RDIMM 在 8000+ MT/s 上的稳定量产时间。HEDT 平台（Threadripper / Xeon W）已可上 8000，服务器 RDIMM 因稳定性要求有滞后。
为什么内存通道数比频率更影响实际带宽
CPU 总带宽 = 通道数 × 单通道频率 × 8 字节。
| 平台 | 通道数 | 数据率 | 带宽 |
|---|---|---|---|
| Intel Xeon Skylake-SP | 6 | DDR4-2666 | 128 GB/s |
| Intel Xeon SPR/EMR | 8 | DDR5-4800 | 307 GB/s |
| Intel Xeon 6 P | 12 | DDR5-6400 | 614 GB/s |
| AMD EPYC Genoa | 12 | DDR5-4800 | 460 GB/s |
| AMD EPYC Turin | 12 | DDR5-6000 | 576 GB/s |
| NVIDIA Grace | LPDDR5X-8533 | （等效 16 通道） | >500 GB/s |
Xeon 6 的 12 通道 + DDR5-6400 是当前 x86 服务器的天花板。
DIMM 插槽配置的”坑”
很多人买了 12 通道平台只插 8 条 → 实际只能跑 8 通道，带宽损失 33%。
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DDR5 服务器一般规则：满通道 + 每通道一根（1DPC）跑标频。要 2DPC（每通道两根条）频率会自动降一档——内存控制器扛不住信号完整性。
| 配置 | DDR5 频率上限 |
|---|---|
| 1DPC（每通道 1 条） | DDR5-6400 / 5600 |
| 2DPC（每通道 2 条） | DDR5-4800 / 4400 |
待补充：DDR5 MRDIMM 在 2DPC 下能否突破这个限制。
MRDIMM（Multiplexed Rank DIMM）
DDR5 时代新引入的高带宽规格——JEDEC 在 2024 年通过的标准：
- 在 RDIMM 基础上加一颗 MUX 芯片，把两个 Rank 合并到 burst 上
- 数据率从 6400 翻倍到 8800 / 12800 MT/s
- 同样基于普通 DDR5 颗粒，对 CPU 是兼容的
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Intel Xeon 6 P 第一个支持 MRDIMM 的服务器平台。AMD Turin 待补充支持时间。
待补充：MRDIMM 的实际上市价格和供货情况。
DDR6：在路上
JEDEC 已开始 DDR6 标准制定，路线图大致：
- 数据率 8800 起，目标 17600+ MT/s
- 通道继续拆分，每通道更窄、更多
- 量产预计 2027-2028
这个时间节点服务器市场会经历”DDR5 / MRDIMM / CXL 内存”并存的过渡期。
一张总结
graph TB SDR[SDR
1996
100-133 MT/s] --> D1[DDR1
2000
200-400] D1 --> D2[DDR2
2003
400-1066] D2 --> D3[DDR3
2007
800-2133] D3 --> D4[DDR4
2014
1600-3200] D4 --> D5[DDR5
2021
4800-8800] D5 --> MR[MRDIMM
2024
8800-12800] D5 -.-> D6[DDR6
2027+]
小结
- DDR 的核心是双边沿——后续每代都是把这个机制加预取、加 Bank、加宽
- DDR5 最重要的不是频率高，而是子通道拆分带来的并行翻倍
- on-die ECC 是 DDR5 的工艺补救——不能替代系统 ECC
- 实际带宽 = 通道数 × 频率，通道数往往比频率更重要
- MRDIMM 是 DDR5 时代的”加速版”，DDR6 还要再等 1-2 年
下一篇讲内存条形态——UDIMM/RDIMM/LRDIMM/MRDIMM 到底有什么区别。